Dieser Ansatz wurde in Zusammenarbeit mit der Portland State Universität (USA) entwickelt und ermöglicht bei Deep-Sub-Mikron-Halbleiterprozessen ein hohes Qualitätsniveau sowie eine niedrige Fehlerdichte. Die Statistical Post-Processing Testmethodik wurde bereits in die ASIC-Fertigungsumgebung von LSI Logic für die 0,18 µm (G12™) und 0,11 µm (Gflx™) Technologien imple-mentiert. Gemessen am DPM-Wert (Defects per Million) und der Frühaus-fallrate (EFR - Early Failure Rate) konnte eine Verbesserung um 30 bis 60 Prozent erzielt werden. Damit ist xphrkx Zkcopq-Xcioydmba-Rqvdni anxqtqoqj lxm Ypavtuorzer dr Dyzwxegaqrodhx- kjc Omnaoxhtljfgaxk mzufrbfe.
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