Altera kündigt heute mit der HardCopy II-Familie seine nächste Generation strukturierter ASICs an. Die HardCopy II-Familie bietet die industrieweit leistungsfähigsten strukturierten ASICs mit einer FPGA-basierten Designmethodik und Kostenreduzierungen auf nur noch etwa 15 Dollar für Komplexitäten von 1 Million ASIC-Gattern. Basierend auf einer neuen feingranulierten Architektur, die für geringste Kosten optimiert ist, bieten die strukturierten HardCopy II-ASICs hohe Gatterkomplexitäten und hohe Geschwindigkeit bei geringer Leistungsaufnahme, was sie als ideale Alternative für viele ASIC- und ASSP-Implementierungen prädestiniert.
HardCopy II stellt bis zu 2,2 Millionen ASIC-Gatter, 8,8 Mbit RAM und über 350 MHz Systemgeschwindigkeit zur Verfügung. Damit baut Altera seine Position mit strukturierten ASICs in den Bereichen drahtlose und drahtgebundene Kommunikation, Speichertechnologien, digitale Consumerelektronik, Industrieelektronik und Verteidigungstechnik weiter aus.
Jing Yangbao, Director Fixed Network Hardware bei Huawei, kommentierte: „Die strukturierten HardCopy ASICs bieten einige Vorteile gegenüber Standard-ASICs. Das sind einmal die geringeren Gesamtkosten, kürzeren Entwicklungszeiten bzw. Time-to-Market und schließlich die nahtlose Migration vom FPGA zum HardCopy-Baustein. Diese Merkmale eröffnen uns weitere Optionen für noch erfolgreichere Produkte.“
„Mit HardCopy erhielten wir die Flexibilität eines FPGAs und die Leistungsfähigkeit von Standardzellen-ASICs,“ sagte Richard Jaenicke, Director Product Marketing von Mercury Computers. „Wir haben auch verschiedene andere Anbieter verglichen, die jedoch nicht die gewünschten Performance- sowie Kosten- und Time-to-Market-Vorgaben erfüllen konnten. Design und Fertigung mit den HardCopy-Bausteinen lief problemlos und die Bausteine waren sogar noch leistungsfähiger als erwartet. Außerdem konnten wir die Funktionalität und
Performance in weniger als einem halben Tag verifizieren.“ Er ergänzte: „Die Möglichkeit, unser Design zuerst als Prototyp in einem FPGA zu implementieren und dann mit HardCopy schnell in die Produktion überzuführen, ermöglichte uns signifikante Time-to-Market-Vorteile. Aufgrund unserer positiven Erfahrungen werden wir HardCopy-Bausteine für weitere vergleichbare Projekte einsetzen.“
Altera bietet einen besonderen Entwicklungsprozess für strukturierte ASICs mit einer nahtlosen Migration von einem anschluß- und funktionskompatiblen FPGA. Dieser Prozess senkt das Entwicklungsrisiko und die Kosten im Vergleich zu anderen ASIC- oder strukturierten ASIC-Lösungen. Mit der Quartus II-Entwicklungssoftware und den Stratix II-FPGAs können Entwickler ihre Designs im System bei voller Geschwindigkeit verifizieren. Es können sogar mehrere Design-Varianten entwickelt werden, bevor man in die Fertigung geht. Steht das Design fest, dann erzeugt die Quartus II-Software automatisch die Files für das HardCopy Design Center von Altera. Dieses sorgt für eine schlüsselfertige Migration des Designs in ein strukturiertes ASIC der HardCopy II-Familie und liefert vollständig getestete Prototypen schon in acht bis 10 Wochen.
Nach Untersuchungen von Collett Research International erfordern mehr als 60 Prozent der ASIC-Designs mindestens einen erneuten Design-Durchlauf (Respin), mit entsprechenden Produktverzögerungen und höheren Kosten. Die spezielle Design-Methodik der strukturierten ASICs von Altera vermeidet Respins und senkt die Kosten bei deutlich schnellerer Time-to-Market. Mit der im Dezember 2004 angekündigten Version 4.2 von Quartus II können Entwickler ihre FPGA-Prototypen für eine HardCopy II-Implementierung bereits jetzt erstellen und sicher sein, dass sie eine funktionell entsprechende, anschlusskompatible Lösung bekommen werden, wenn das FPGA in einen HardCopy II-Baustein konvertiert und in die Fertigung überführt wird.
„Die leistungsfähigen Merkmale der strukturierten HardCopy II-ASICs bezüglich Kosten, Performance, Komplexität und Leistungsaufnahme in Kombination mit der FPGA-basierten Design-Verifizierung machen diese Lösung zur ersten Wahl für ein kosteneffizientes Systemdesign,“ sagte Jordan Plofsky, Senior Vice President Marketing von Altera. „Darüber hinaus bieten die strukturierten ASICs von Altera einen signifikanten Vorteil bei der Time-to-Market gegenüber Standardzellen- oder anderen strukturierten ASICs.“
Entwickler können für Synthese, Verifizierung, Timing-Analyse oder zur Prüfung der Logikäquivalenz ihre bisherigen Tools von Cadence, Mentor Graphics, Synopsys und Synplicity verwenden. ASIC- und FPGA-Entwickler können so für die strukturierten ASICs der HardCopy II-Familie ihren bewährten Design-Flow nutzen - ohne neue Tools und zusätzliche Kosten.
HardCopy II
HardCopy II-Bausteine reduzieren die Core-Leistungsaufnahme gegenüber ihren Design-Pendants in Stratix II-FPGAs um mehr als 50 Prozent. Es werden schnelle Speicher-Interfaces zu externen Speichern (233 MHz für SDRAM und 250 MHz für RLDRAM II) unterstützt. Darüber hinaus unterstützen die HardCopy II-Komponenten schnelle I/O-Standards wie 10-Gigabit Ethernet (XSBI), SFI-4, SPI 4.2, HyperTransport, RapidIO und UTOPIA Level 4 bis zu 1 Gbit/s.
Wie die bisherigen HardCopy-Familien basieren auch die HardCopy II-Bausteine auf derselben Design-Methodik mit FPGAs als Prototypen für eine schnelle, nahtlose und sichere Konvertierung vom FPGA zum strukturierten ASIC. Die HardCopy II-Chips werden - wie die Stratix II-FPGAs - in einem 90-nm-Prozess mit Low-k-Dielektrikum von TSMC gefertigt.
Verfügbarkeit
Entwickler können ab sofort mit der Quartus II 4.2 Software ihre Stratix II-FPGA-Prototypen für eine spätere Konvertierung mit HardCopy II entwickeln. Erste HardCopy II-Bausteine werden ab dem 3. Quartal 2005 verfügbar sein. Die HardCopy II-Familie umfasst fünf Bausteine mit Kapazitäten von 1 Million bis hin zu 2,2 Millionen ASIC-Gattern. Bei Stückzahlen von 100 000 beginnen die Preise für Einzelchips bei 15 Dollar. Für eine komplette, schlüsselfertige Lösung mit voll getesteten Prototypen werden die NRE-Kosten mit etwa 225 000 Dollar beziffert. Weitere Informationen zu den strukturierten ASICs der HardCopy II-Familie findet man unter: www.altera.com/hardcopy2.
HardCopy II stellt bis zu 2,2 Millionen ASIC-Gatter, 8,8 Mbit RAM und über 350 MHz Systemgeschwindigkeit zur Verfügung. Damit baut Altera seine Position mit strukturierten ASICs in den Bereichen drahtlose und drahtgebundene Kommunikation, Speichertechnologien, digitale Consumerelektronik, Industrieelektronik und Verteidigungstechnik weiter aus.
Jing Yangbao, Director Fixed Network Hardware bei Huawei, kommentierte: „Die strukturierten HardCopy ASICs bieten einige Vorteile gegenüber Standard-ASICs. Das sind einmal die geringeren Gesamtkosten, kürzeren Entwicklungszeiten bzw. Time-to-Market und schließlich die nahtlose Migration vom FPGA zum HardCopy-Baustein. Diese Merkmale eröffnen uns weitere Optionen für noch erfolgreichere Produkte.“
„Mit HardCopy erhielten wir die Flexibilität eines FPGAs und die Leistungsfähigkeit von Standardzellen-ASICs,“ sagte Richard Jaenicke, Director Product Marketing von Mercury Computers. „Wir haben auch verschiedene andere Anbieter verglichen, die jedoch nicht die gewünschten Performance- sowie Kosten- und Time-to-Market-Vorgaben erfüllen konnten. Design und Fertigung mit den HardCopy-Bausteinen lief problemlos und die Bausteine waren sogar noch leistungsfähiger als erwartet. Außerdem konnten wir die Funktionalität und
Performance in weniger als einem halben Tag verifizieren.“ Er ergänzte: „Die Möglichkeit, unser Design zuerst als Prototyp in einem FPGA zu implementieren und dann mit HardCopy schnell in die Produktion überzuführen, ermöglichte uns signifikante Time-to-Market-Vorteile. Aufgrund unserer positiven Erfahrungen werden wir HardCopy-Bausteine für weitere vergleichbare Projekte einsetzen.“
Altera bietet einen besonderen Entwicklungsprozess für strukturierte ASICs mit einer nahtlosen Migration von einem anschluß- und funktionskompatiblen FPGA. Dieser Prozess senkt das Entwicklungsrisiko und die Kosten im Vergleich zu anderen ASIC- oder strukturierten ASIC-Lösungen. Mit der Quartus II-Entwicklungssoftware und den Stratix II-FPGAs können Entwickler ihre Designs im System bei voller Geschwindigkeit verifizieren. Es können sogar mehrere Design-Varianten entwickelt werden, bevor man in die Fertigung geht. Steht das Design fest, dann erzeugt die Quartus II-Software automatisch die Files für das HardCopy Design Center von Altera. Dieses sorgt für eine schlüsselfertige Migration des Designs in ein strukturiertes ASIC der HardCopy II-Familie und liefert vollständig getestete Prototypen schon in acht bis 10 Wochen.
Nach Untersuchungen von Collett Research International erfordern mehr als 60 Prozent der ASIC-Designs mindestens einen erneuten Design-Durchlauf (Respin), mit entsprechenden Produktverzögerungen und höheren Kosten. Die spezielle Design-Methodik der strukturierten ASICs von Altera vermeidet Respins und senkt die Kosten bei deutlich schnellerer Time-to-Market. Mit der im Dezember 2004 angekündigten Version 4.2 von Quartus II können Entwickler ihre FPGA-Prototypen für eine HardCopy II-Implementierung bereits jetzt erstellen und sicher sein, dass sie eine funktionell entsprechende, anschlusskompatible Lösung bekommen werden, wenn das FPGA in einen HardCopy II-Baustein konvertiert und in die Fertigung überführt wird.
„Die leistungsfähigen Merkmale der strukturierten HardCopy II-ASICs bezüglich Kosten, Performance, Komplexität und Leistungsaufnahme in Kombination mit der FPGA-basierten Design-Verifizierung machen diese Lösung zur ersten Wahl für ein kosteneffizientes Systemdesign,“ sagte Jordan Plofsky, Senior Vice President Marketing von Altera. „Darüber hinaus bieten die strukturierten ASICs von Altera einen signifikanten Vorteil bei der Time-to-Market gegenüber Standardzellen- oder anderen strukturierten ASICs.“
Entwickler können für Synthese, Verifizierung, Timing-Analyse oder zur Prüfung der Logikäquivalenz ihre bisherigen Tools von Cadence, Mentor Graphics, Synopsys und Synplicity verwenden. ASIC- und FPGA-Entwickler können so für die strukturierten ASICs der HardCopy II-Familie ihren bewährten Design-Flow nutzen - ohne neue Tools und zusätzliche Kosten.
HardCopy II
HardCopy II-Bausteine reduzieren die Core-Leistungsaufnahme gegenüber ihren Design-Pendants in Stratix II-FPGAs um mehr als 50 Prozent. Es werden schnelle Speicher-Interfaces zu externen Speichern (233 MHz für SDRAM und 250 MHz für RLDRAM II) unterstützt. Darüber hinaus unterstützen die HardCopy II-Komponenten schnelle I/O-Standards wie 10-Gigabit Ethernet (XSBI), SFI-4, SPI 4.2, HyperTransport, RapidIO und UTOPIA Level 4 bis zu 1 Gbit/s.
Wie die bisherigen HardCopy-Familien basieren auch die HardCopy II-Bausteine auf derselben Design-Methodik mit FPGAs als Prototypen für eine schnelle, nahtlose und sichere Konvertierung vom FPGA zum strukturierten ASIC. Die HardCopy II-Chips werden - wie die Stratix II-FPGAs - in einem 90-nm-Prozess mit Low-k-Dielektrikum von TSMC gefertigt.
Verfügbarkeit
Entwickler können ab sofort mit der Quartus II 4.2 Software ihre Stratix II-FPGA-Prototypen für eine spätere Konvertierung mit HardCopy II entwickeln. Erste HardCopy II-Bausteine werden ab dem 3. Quartal 2005 verfügbar sein. Die HardCopy II-Familie umfasst fünf Bausteine mit Kapazitäten von 1 Million bis hin zu 2,2 Millionen ASIC-Gattern. Bei Stückzahlen von 100 000 beginnen die Preise für Einzelchips bei 15 Dollar. Für eine komplette, schlüsselfertige Lösung mit voll getesteten Prototypen werden die NRE-Kosten mit etwa 225 000 Dollar beziffert. Weitere Informationen zu den strukturierten ASICs der HardCopy II-Familie findet man unter: www.altera.com/hardcopy2.
