Altera und Micron haben das industrieweit erste 400-Mbit/s-DDR-SDRAM-DIMM-Interface für FPGAs vorgestellt. Auf Basis der Stratix- und Stratix GX-FPGAs von Altera und den DDR400-SDRAM-DIMMs von Micron ermöglicht das 400-Mbit/s-Interface die Implementierung von Speicher-Schnittstellen mit Bandbreiten bis zu 25,6 Gbit/s für den schnellen Datentransfer in Netzwerk-, Kommunikations- und Server-Systemen.
FPGAs werden zunehmend als Interface für DDR-SDRAMs in vielen Applikationen eingesetzt. Dabei müssen Entwickler einige Besonderheiten beachten, wie z.B. die Phasenverschiebung des DQS-Signals um 90 Grad bei der Lese-Operation. Die in den FPGAs von Altera integrierte Schaltung zur DQS-Phasenverscheibung ist die ideale Lösung für dieses Problem. Damit können weniger effiziente Lösungen wie unterschiedliche Längen der Signalpfade oder zusätzliche Elemente mit fester Verzögerung entfallen, die das Board-Design komplizierter gestalten.
Die DQS-Phasenverschiebungsschaltung in den Stratix- und Stratix GX-Bausteinen verschiebt das DQS-Signal automatisch um 90 Grad und vereinfacht so das Design erheblich. Darüber hinaus bieten diese FPGAs noch weitere Merkmale für ein einfaches Design von schnellen Speicher-Interfaces: sechs Register im I/O-Element für schnelle DDR-Signale, SSTL-I/O-Unterstützung für das Interface mit DDR-SDRAMs, leistungsfähige PLLs für ein effizientes Takt-Management und eine robuste Takt-Verteilung für die Reduzierung von Skew zwischen den Takt- und Daten-Kanälen.
Die DDR-SDRAM-Interfaces in den Stratix- und Stratix GX-FPGAs sind verifiziert für Datenraten von 400 Mbit/s mit DIMMs auch unter erschwerten Bedingungen. Damit hat der Anwender einen sicheren Entwicklungspfad für die Implementierung des DDR-SDRAM-Interfaces. Für die Evaluierung stehen zwei Demo-Boards zur Verfügung: das PCI Entwicklungskit Stratix-Edition mit einem DDR400-SODIMM-Interface und das Stratix GX-Entwicklungskit mit einem DDR400-DIMM. Beide Kits beinhalten eine Evaluierungsversion des DDR-SDRAM-Controller-IP von Altera für eine schnelle Interface-Entwicklung. Diese IP-Funktion wurde mit Hilfe von MMAV (Memory Models Advance Verification) von Denali Software verifiziert. Eine Evaluierungsversion der MMAV-Modelle von Denali ist von Altera lizenzfrei erhältlich.
Für das Design von DDR-SDRAM-Interfaces mit den Altera-FPGAs steht eine komplette Systemlösung, einschließlich umfangreicher technischer Dokumentation, Charakterisierungs-Reports, Software und Tools, SPICE- und IBIS-Simulationsmodelle, Entwicklungsboards und IP-Cores zur Verfügung. Weitere Informationen dazu sind erhältlich unter: www.altera.com/....
Darüber hinaus ist der Testaufbau, die Ergebnisse und die Design-File-Information, die für die Verifizierung der Interoperabilität zwischen den DDR-SDRAMs von Micron und den Stratix-Bausteinen von Altera genutzt wurden, verfügbar unter:
www.altera.com/....
FPGAs werden zunehmend als Interface für DDR-SDRAMs in vielen Applikationen eingesetzt. Dabei müssen Entwickler einige Besonderheiten beachten, wie z.B. die Phasenverschiebung des DQS-Signals um 90 Grad bei der Lese-Operation. Die in den FPGAs von Altera integrierte Schaltung zur DQS-Phasenverscheibung ist die ideale Lösung für dieses Problem. Damit können weniger effiziente Lösungen wie unterschiedliche Längen der Signalpfade oder zusätzliche Elemente mit fester Verzögerung entfallen, die das Board-Design komplizierter gestalten.
Die DQS-Phasenverschiebungsschaltung in den Stratix- und Stratix GX-Bausteinen verschiebt das DQS-Signal automatisch um 90 Grad und vereinfacht so das Design erheblich. Darüber hinaus bieten diese FPGAs noch weitere Merkmale für ein einfaches Design von schnellen Speicher-Interfaces: sechs Register im I/O-Element für schnelle DDR-Signale, SSTL-I/O-Unterstützung für das Interface mit DDR-SDRAMs, leistungsfähige PLLs für ein effizientes Takt-Management und eine robuste Takt-Verteilung für die Reduzierung von Skew zwischen den Takt- und Daten-Kanälen.
Die DDR-SDRAM-Interfaces in den Stratix- und Stratix GX-FPGAs sind verifiziert für Datenraten von 400 Mbit/s mit DIMMs auch unter erschwerten Bedingungen. Damit hat der Anwender einen sicheren Entwicklungspfad für die Implementierung des DDR-SDRAM-Interfaces. Für die Evaluierung stehen zwei Demo-Boards zur Verfügung: das PCI Entwicklungskit Stratix-Edition mit einem DDR400-SODIMM-Interface und das Stratix GX-Entwicklungskit mit einem DDR400-DIMM. Beide Kits beinhalten eine Evaluierungsversion des DDR-SDRAM-Controller-IP von Altera für eine schnelle Interface-Entwicklung. Diese IP-Funktion wurde mit Hilfe von MMAV (Memory Models Advance Verification) von Denali Software verifiziert. Eine Evaluierungsversion der MMAV-Modelle von Denali ist von Altera lizenzfrei erhältlich.
Für das Design von DDR-SDRAM-Interfaces mit den Altera-FPGAs steht eine komplette Systemlösung, einschließlich umfangreicher technischer Dokumentation, Charakterisierungs-Reports, Software und Tools, SPICE- und IBIS-Simulationsmodelle, Entwicklungsboards und IP-Cores zur Verfügung. Weitere Informationen dazu sind erhältlich unter: www.altera.com/....
Darüber hinaus ist der Testaufbau, die Ergebnisse und die Design-File-Information, die für die Verifizierung der Interoperabilität zwischen den DDR-SDRAMs von Micron und den Stratix-Bausteinen von Altera genutzt wurden, verfügbar unter:
www.altera.com/....
