Seite nahezu 15 Jahren kann Altera die führende Position bei komplexen programmierbaren Logikbausteinen (CPLDs) für sich beanspruchen. Mit mehr als 10 000 Anwendern jährlich und mehr als 350 Millionen ausgelieferten Chips bei einem kumulierten Umsatz von ca. 4 Milliarden US-Dollar wurde MAX seit Einführung der MAX 5000-Familie in 1988 zum Synonym für CPLDs. Mit der heutigen Ankündigung von MAX II unterstreicht Altera seine führende Stellung und führt gleichzeitig eine komplett neue CPLD-Architektur ein. Im Unterschied zu herkömmlichen CPLDs werden die MAX II-Bausteine mit einem 0,18-µm-Embedded-Flash-Prozess auf Basis einer LUT(Look-Up-Table)-Architektur gefertigt. Daraus resultiert eine Halbierung der Kosten, die Verringerung der Leistungsaufnahme auf eine Zehntel, die vierfache Komplexität und die doppelte Geschwindigkeit im Vergleich zur Vorgänger-Generation.
„Unsere Kunden suchen eine Alternative zu kleinen und wenig flexiblen ASICs oder ASSPs,“ sagte Erik Cleage, Senior Vice President Marketing von Altera. „Das eröffnet weitere große Möglichkeiten für CPLDs. Entsprechend der Anregungen von Kundenseite sind wir sicher, das jetzt genau der richtige Zeitpunkt ist, CPLDs mit einem neuen Ansatz für den weitergehenden Erfolg zu positionieren.“
Ein neuer Ansatz
Auf Basis der Hinweise und Wünsche von mehr als 500 Kunden weltweit wurden die Ziele für die neue MAX II-Familie definiert. Dabei war klar, dass die neuen Chips schneller, kleiner, preiswerter und komplexer sein sollten, bei gleichzeitig reduzierter Leistungsaufnahme. Das Problem bestand darin, diese Fortschritte auf Basis einer 15 Jahre alten CPLD-Technologie zu erzielen, wobei die Makrozellen-Architektur nicht unter 0,22 µm skalierbar ist.
Um die Anforderungen an moderne CPLDs erfüllen zu können und die gewünschten Leistungsmerkmale zu erzielen, nutzt Altera einen nichtflüchtigen Embedded-Flash-Prozess und adaptierte die LUT-Architektur seiner komplexen FPGAs auf die CPLDs. Damit konnte die Geschwindigkeit verdoppelt, die Komplexität vervierfacht und die Leistungsaufnahme auf ein Zehntel reduziert werden. Darüber hinaus beträgt die Chipfläche nur ein Viertel im Vergleich zu Wettbewerbsprodukten. Entwicklungsunterstützung für die neuen MAX II-Bausteine steht mit der leistungsfähigen Quartus II-Software zur Verfügung. Bisherige MAX-Anwender müssen dabei auch nicht auf ihre gewohnte Benutzeroberfläche der MAX+PLUS II Software verzichten und haben darüber hinaus Zugriff auf umfassende Entwicklungs-unterstützung für CPLDs und FPGAs in einer integrierten Design-Umgebung.
„Wir haben bei den MAX II-Bausteinen einen ähnlichen Ansatz verfolgt wie bei den kürzlich vorgestellten Stratix II-FPGAs,“ ergänzte Cleage. „Wir untersuchten das Marktpotential, setzen uns ehrgeizige Ziele und entwickelten eine komplett neue Architketur, um diese zu erreichen. Wir unterstreichen damit erneut unsere Zielsetzung, Programmierbare Logik durch ständige Innovationen weiter zu entwickeln.“
„Unsere Kunden suchen eine Alternative zu kleinen und wenig flexiblen ASICs oder ASSPs,“ sagte Erik Cleage, Senior Vice President Marketing von Altera. „Das eröffnet weitere große Möglichkeiten für CPLDs. Entsprechend der Anregungen von Kundenseite sind wir sicher, das jetzt genau der richtige Zeitpunkt ist, CPLDs mit einem neuen Ansatz für den weitergehenden Erfolg zu positionieren.“
Ein neuer Ansatz
Auf Basis der Hinweise und Wünsche von mehr als 500 Kunden weltweit wurden die Ziele für die neue MAX II-Familie definiert. Dabei war klar, dass die neuen Chips schneller, kleiner, preiswerter und komplexer sein sollten, bei gleichzeitig reduzierter Leistungsaufnahme. Das Problem bestand darin, diese Fortschritte auf Basis einer 15 Jahre alten CPLD-Technologie zu erzielen, wobei die Makrozellen-Architektur nicht unter 0,22 µm skalierbar ist.
Um die Anforderungen an moderne CPLDs erfüllen zu können und die gewünschten Leistungsmerkmale zu erzielen, nutzt Altera einen nichtflüchtigen Embedded-Flash-Prozess und adaptierte die LUT-Architektur seiner komplexen FPGAs auf die CPLDs. Damit konnte die Geschwindigkeit verdoppelt, die Komplexität vervierfacht und die Leistungsaufnahme auf ein Zehntel reduziert werden. Darüber hinaus beträgt die Chipfläche nur ein Viertel im Vergleich zu Wettbewerbsprodukten. Entwicklungsunterstützung für die neuen MAX II-Bausteine steht mit der leistungsfähigen Quartus II-Software zur Verfügung. Bisherige MAX-Anwender müssen dabei auch nicht auf ihre gewohnte Benutzeroberfläche der MAX+PLUS II Software verzichten und haben darüber hinaus Zugriff auf umfassende Entwicklungs-unterstützung für CPLDs und FPGAs in einer integrierten Design-Umgebung.
„Wir haben bei den MAX II-Bausteinen einen ähnlichen Ansatz verfolgt wie bei den kürzlich vorgestellten Stratix II-FPGAs,“ ergänzte Cleage. „Wir untersuchten das Marktpotential, setzen uns ehrgeizige Ziele und entwickelten eine komplett neue Architketur, um diese zu erreichen. Wir unterstreichen damit erneut unsere Zielsetzung, Programmierbare Logik durch ständige Innovationen weiter zu entwickeln.“
