HP hat Forschungsergebnisse praesentiert, die die Grundlage zur Herstellung von FPGA-Halbleitern (Field Programmable Gate Arrays, FPGA) bieten, die bis zu acht Mal dichter sind als herkoemmliche Produkte und gleichzeitig weniger Energie verbrauchen. Dazu werden konventionelle Halbleiterelemente mit einer Crossbar Switch-Struktur auf Nano-Ebene ergaenzt. Die Forscher schaetzen, dass die HP Labs bis Ende 2007 einen ersten Prototypen eines solchen Chips vorstellen koennen. Eine Einfuehrung auf dem Markt ist bis 2010 technisch denkbar.
Field Programmable Gate Arrays (FPGA) sind integrierte Schaltkreise mit programmierbaren logischen Komponenten und Schnittstellen, die fuer spezifische Anwendungen angepasst werden koennen. Sie werden in einer Vielzahl von Branchen eingesetzt, darunter in der Kommunikation, der Automobilindustrie und in der Konsumentenelektronik.
Diese Technologie benoetigt eine Crossbar Switch-Struktur auf Nano-Ebene, die auf konventionelle komplementaere Metall-Oxid-Halbleiter (CMOS, complementary metal oxide semiconductor) aufgesetzt wird. Dazu nutzen die Forscher der HP Labs eine neue Architektur, die sie "Field Programmable Nanowire Interconnect (FPNI)" nennen - eine Variation der etablierten FPGA-Technologie.
Alle Logikfunktionen, die der CMOS-Baustein ausfuehren kann, werden durch die Verbindungsebene realisiert, die oberhalb der Transistorebene liegt. Damit ist der FPNI-Schaltkreis viel effizienter als konventionelle FPGA, die 80 bis 90 Prozent ihrer CMOS fuer das Signal-Routing einsetzen. Auf diese Weise kann die Dichte der Transistoren, die fuer die Ausfuehrung der Logik zustaendig sind, erhoeht und gleichzeitig der Stromverbrauch fuer das Signal-Routing gesenkt werden.
"Waehrend die konventionelle Chip-Elektronik kleiner und kleiner wird, kommt Moore's Law auf Kollisionskurs mit den physikalischen Gesetzen", erklaert Stan Williams, HP Senior Fellow and Director, Quantum Science Research, HP Labs. "Auf der Nano-Ebene kann es zu starker Erhitzung und zu Fehlfunktionen kommen. Wir waren in der Lage, konventionelle CMOS-Technologie mit Verbindungen und Schaltern, realisiert im Nanobereich, zu kombinieren. So laesst sich die Transistor-dichte steigern und die Stromableitung reduzieren."
Die Forschungsarbeit von Greg Snider and Stan Williams von den HP Labs wird im Fachmagazin Nanotechnology des British Institute of Physics unter dem Titel "Nano/CMOS Architectures Using Field-Programmable Nanowire Interconnect" in der Ausgabe vom 24. Januar 2007 veroeffentlicht. Die vollstaendige Studie lesen Sie hier: http://www.iop.org/...
Eine weitergehende Meldung der HP Labs in Englisch findet sich unter http://www.hp.com/....
Zusaetzliche Informationen zu den HP Labs stehen unter www.hpl.hp.com.
Bildmaterial zu Meldung erhalten Sie bei Bianca Clausnitzer unter bianca.clausnitzer@hp.com.
Field Programmable Gate Arrays (FPGA) sind integrierte Schaltkreise mit programmierbaren logischen Komponenten und Schnittstellen, die fuer spezifische Anwendungen angepasst werden koennen. Sie werden in einer Vielzahl von Branchen eingesetzt, darunter in der Kommunikation, der Automobilindustrie und in der Konsumentenelektronik.
Diese Technologie benoetigt eine Crossbar Switch-Struktur auf Nano-Ebene, die auf konventionelle komplementaere Metall-Oxid-Halbleiter (CMOS, complementary metal oxide semiconductor) aufgesetzt wird. Dazu nutzen die Forscher der HP Labs eine neue Architektur, die sie "Field Programmable Nanowire Interconnect (FPNI)" nennen - eine Variation der etablierten FPGA-Technologie.
Alle Logikfunktionen, die der CMOS-Baustein ausfuehren kann, werden durch die Verbindungsebene realisiert, die oberhalb der Transistorebene liegt. Damit ist der FPNI-Schaltkreis viel effizienter als konventionelle FPGA, die 80 bis 90 Prozent ihrer CMOS fuer das Signal-Routing einsetzen. Auf diese Weise kann die Dichte der Transistoren, die fuer die Ausfuehrung der Logik zustaendig sind, erhoeht und gleichzeitig der Stromverbrauch fuer das Signal-Routing gesenkt werden.
"Waehrend die konventionelle Chip-Elektronik kleiner und kleiner wird, kommt Moore's Law auf Kollisionskurs mit den physikalischen Gesetzen", erklaert Stan Williams, HP Senior Fellow and Director, Quantum Science Research, HP Labs. "Auf der Nano-Ebene kann es zu starker Erhitzung und zu Fehlfunktionen kommen. Wir waren in der Lage, konventionelle CMOS-Technologie mit Verbindungen und Schaltern, realisiert im Nanobereich, zu kombinieren. So laesst sich die Transistor-dichte steigern und die Stromableitung reduzieren."
Die Forschungsarbeit von Greg Snider and Stan Williams von den HP Labs wird im Fachmagazin Nanotechnology des British Institute of Physics unter dem Titel "Nano/CMOS Architectures Using Field-Programmable Nanowire Interconnect" in der Ausgabe vom 24. Januar 2007 veroeffentlicht. Die vollstaendige Studie lesen Sie hier: http://www.iop.org/...
Eine weitergehende Meldung der HP Labs in Englisch findet sich unter http://www.hp.com/....
Zusaetzliche Informationen zu den HP Labs stehen unter www.hpl.hp.com.
Bildmaterial zu Meldung erhalten Sie bei Bianca Clausnitzer unter bianca.clausnitzer@hp.com.
