IBM (NYSE: IBM), seine Partner GLOBALFOUNDRIES und Samsung sowie einige Technologie Equipment-Ausstatter haben einen Prozess für den Bau eines so genannten Silizium Nanosheet-Transistors entwickelt, der die Herstellung von 5 Nanometer (Nm) Chips ermöglicht. Die Details dieses neuen Ansatzes werden auf der diesjährigen Symposia on VLSI Technology and Circuits-Konferenz im japanischen Kyoto vorgestellt.
Weniger als zwei Jahre nach der Entwicklung eines 7 Nm Test Node-Chips mit 20 Milliarden Transistoren zeigen Wissenschaftler einen neuen Weg auf, um zukünftig 30 Milliarden Switches auf einem fingernagelgroßen Chip zu platzieren.
Die daraus resultierende Leistungssteigerung wird die Verarbeitung von Daten in den Bereichen Cognitive Computing, Internet der Dinge und anderen Daten-intensiven Cloud-Anwendungen beschleunigen. Die damit gleichzeitig einhergehenden Energieeinsparungen könnten dazu führen, dass Akkus in Smartphones und anderen mobilen Geräten zwei bis drei Mal so lange wie bisher durchhalten.
Wissenschaftler der von IBM geleiteten Forschungsallianz am SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering im NanoTech Complex in Albany, New York nutzten für den Durchbruch geschichtete Silizium-Nanosheets als Transistorstruktur anstatt der bisher üblichen FinFET- Architektur, die als Standardkonzept der Halbleiterindustrie in der 7 Nm-Technologie gedient hat.
Der neuartige Silizium Nanosheet-Transistor zeigt, dass 5 Nm-Strukturen leistungsfähiger sind und in nicht allzu ferner Zukunft in Produktion gehen könnten. Verglichen mit der momentan führenden 10 Nm-Technologie liefert der neue Ansatz eine 40-prozentige Leistungssteigerung bzw. eine Energieeinsparung von 75% bei konstanter Performance. Diese Verbesserungen ermöglichen eine signifikante Leistungssteigerung, um die Anforderungen bei den Themen künstliche Intelligenz, virtuelle Realität bzw. beim Einsatz tragbarer Geräte zu erfüllen.
Der Bau eines neuen Switch
IBM Research arbeitet seit mehr als einem Jahrzehnt an der Entwicklung der Nanosheet-Halbleitertechnologie. Die in Kyoto vorgestellten Ergebnisse zeigen, dass es möglich ist, auf Nanosheets basierende Komponenten und Geräte zu designen und herzustellen, die in ihrer Leistung der FinFET- Architektur überlegen sind.
Dabei wurde derselbe so genannte Extreme Ultraviolet (EUV) Lithographie-Ansatz verwendet, der auch bei dem 7 Nm-Knoten mit seinen 20 Milliarden Transistoren zum Einsatz kam. Durch den Einsatz von EUV-Lithographie kann die relative Dimensionierung der Nanosheets sowohl während des Chip Designs als auch während des Produktionsprozeßes kontinuierlich angepasst werden. Diese Justierbarkeit erlaubt es, eine Feinabstimmung zwischen Performance und Leistungsaufnahme für ausgewählte Schaltkreise zu erzielen – eine Option, die mit der bisherigen FinFET Transistor-Architektur, die durch die begrenzte Höhe der stromführenden Fins limitiert wird, nicht möglich ist. Zwar können die Strukturen von FinFET-Chips auf 5 Nm reduziert werden, indem man einfach den Raum zwischen den so genannten Fins verkleinert. Dennoch erlaubt dies keine Erhöhung des Stromflusses über die Fins und damit keine Leistungssteigerung des Transistors.
Der erzielte Durchbruch ist Teil einer 2014 angekündigten, drei Milliarden schweren und auf fünf Jahre angelegten Investition von IBM in die Erforschung neuartiger Chiptechnologien. Es ist gleichzeitig ein weiterer Baustein in IBMs langer Reihe von Innovationen rund um Silizium- und Halbleitertechnologien. Dazu gehört die erste Implementierung von singulären DRAM Zellen, das Dennard Scaling, chemisch verstärkte Fotowiderstände, Kupferverdrahtung, Silicon on Insulator, Schichtverzerrungen, Multi Core- Prozessoren, Immersions Lithography, High speed SiGe, High-k gate, Embedded DRAM, 3D chip stacking oder Air gap insulators.
Weniger als zwei Jahre nach der Entwicklung eines 7 Nm Test Node-Chips mit 20 Milliarden Transistoren zeigen Wissenschaftler einen neuen Weg auf, um zukünftig 30 Milliarden Switches auf einem fingernagelgroßen Chip zu platzieren.
Die daraus resultierende Leistungssteigerung wird die Verarbeitung von Daten in den Bereichen Cognitive Computing, Internet der Dinge und anderen Daten-intensiven Cloud-Anwendungen beschleunigen. Die damit gleichzeitig einhergehenden Energieeinsparungen könnten dazu führen, dass Akkus in Smartphones und anderen mobilen Geräten zwei bis drei Mal so lange wie bisher durchhalten.
Wissenschaftler der von IBM geleiteten Forschungsallianz am SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering im NanoTech Complex in Albany, New York nutzten für den Durchbruch geschichtete Silizium-Nanosheets als Transistorstruktur anstatt der bisher üblichen FinFET- Architektur, die als Standardkonzept der Halbleiterindustrie in der 7 Nm-Technologie gedient hat.
Der neuartige Silizium Nanosheet-Transistor zeigt, dass 5 Nm-Strukturen leistungsfähiger sind und in nicht allzu ferner Zukunft in Produktion gehen könnten. Verglichen mit der momentan führenden 10 Nm-Technologie liefert der neue Ansatz eine 40-prozentige Leistungssteigerung bzw. eine Energieeinsparung von 75% bei konstanter Performance. Diese Verbesserungen ermöglichen eine signifikante Leistungssteigerung, um die Anforderungen bei den Themen künstliche Intelligenz, virtuelle Realität bzw. beim Einsatz tragbarer Geräte zu erfüllen.
Der Bau eines neuen Switch
IBM Research arbeitet seit mehr als einem Jahrzehnt an der Entwicklung der Nanosheet-Halbleitertechnologie. Die in Kyoto vorgestellten Ergebnisse zeigen, dass es möglich ist, auf Nanosheets basierende Komponenten und Geräte zu designen und herzustellen, die in ihrer Leistung der FinFET- Architektur überlegen sind.
Dabei wurde derselbe so genannte Extreme Ultraviolet (EUV) Lithographie-Ansatz verwendet, der auch bei dem 7 Nm-Knoten mit seinen 20 Milliarden Transistoren zum Einsatz kam. Durch den Einsatz von EUV-Lithographie kann die relative Dimensionierung der Nanosheets sowohl während des Chip Designs als auch während des Produktionsprozeßes kontinuierlich angepasst werden. Diese Justierbarkeit erlaubt es, eine Feinabstimmung zwischen Performance und Leistungsaufnahme für ausgewählte Schaltkreise zu erzielen – eine Option, die mit der bisherigen FinFET Transistor-Architektur, die durch die begrenzte Höhe der stromführenden Fins limitiert wird, nicht möglich ist. Zwar können die Strukturen von FinFET-Chips auf 5 Nm reduziert werden, indem man einfach den Raum zwischen den so genannten Fins verkleinert. Dennoch erlaubt dies keine Erhöhung des Stromflusses über die Fins und damit keine Leistungssteigerung des Transistors.
Der erzielte Durchbruch ist Teil einer 2014 angekündigten, drei Milliarden schweren und auf fünf Jahre angelegten Investition von IBM in die Erforschung neuartiger Chiptechnologien. Es ist gleichzeitig ein weiterer Baustein in IBMs langer Reihe von Innovationen rund um Silizium- und Halbleitertechnologien. Dazu gehört die erste Implementierung von singulären DRAM Zellen, das Dennard Scaling, chemisch verstärkte Fotowiderstände, Kupferverdrahtung, Silicon on Insulator, Schichtverzerrungen, Multi Core- Prozessoren, Immersions Lithography, High speed SiGe, High-k gate, Embedded DRAM, 3D chip stacking oder Air gap insulators.
